为何只有英特尔 小芯片成为主流的三大挑战 AMD等公司可以做 (为何只有英特尔系统)
小芯片持续受到市场的关注，但要得到更加广泛的关注与支持，仍然存在一些挑战。
AMD、英特尔、台积电、Marvell等公司已经在使用小芯片模型这种高级的设计方法开发或推出设备。但因为缺乏生态系统支持等问题，小芯片的采用在业界受到了限制。针对这些问题，一些解决方案被陆续提出，一代工厂和OASTs（进行IC封装和测试的公司）正在制造些小芯片以推动整个产业链的发展。
对小芯片而言，主要是想通过将原先生产好的芯片集成到一个电路板上，达到减少产品开发时间和成本的目的。因此，一个芯片制造商可能有一个模块化芯片或小芯片的库。小芯片可以是不同工艺节点制造的芯片，客户可以混合搭配小芯片，并用die-to-die的互连方案将它们连接起来。
小芯片并不是一个新概念。多年以来，一些公司已经推出了类似小芯片的设计，该模型正在受到越来越多的关注。一般来说，业界会开发一个SoC片上系统，在这个系统上的每一个模块都需要使用相同的先进制造工艺和封装，但这一方法正在因为先进制程节点变得越来越复杂和昂贵。
一些公司在这条道路上持续前行，但还有许多公司在寻找其他的方法。开发系统级设计的另一种方法，借助高级封装组合复杂的芯片，小芯片是将芯片模块化的一种方法。
“我们还处在早期阶段，英特尔的以及其它同类产品将反应出这一技术的发展。每一个主要的代工厂都有其技术线路图，用来提升包括2.5D和3D的互连密度，”英特尔工艺产品集成总监Ramune Nagisetty说道。“在未来几年，我们将看到小芯片在2.5D和3D封装中的应用实现，也会看到它拓展到逻辑内存以及逻辑堆栈。”
英特尔和其他少数公司拥有开发这些产品的技术，但是还有许多公司还没有完全拥有这项技术，以至于他们需要发现这些技术并找到使用它们的方法，因此面临一些挑战：
目前的工作是克服这些挑战，随着时间的推移，小芯片将不断发展。它不会替代传统的SoC，没有一项技术能满足所有需求，所以多架构依然有发展空间，许多人不会开发小芯片。
小芯片的应用和挑战
几十年来，芯片制造商都是是遵循摩尔定律，每隔18-24个月芯片性能就提升一倍，在这一定律下，供应商推出基于最新工艺的芯片，开发更高晶体管密度，更低价格的设备。
这一定律从16nm/14nm开始不再适用。集成电路设计和制造成本飞涨，全面提升节点的节奏开始从18个月延长到2.5年甚至更久。当然，并非所有的芯片都需要先进节点，也并非当前所有放在同一芯片上的组件都从缩放中受益。
小芯片能发挥的优势在于，一个较大的芯片可以分解成许多更小的芯片，并根据需要组合和匹配，小芯片能比一体式芯片成本更低，良率更高。
小芯片不是封装类型，是封装（packaging）技术的一部分。管芯能与小芯片一起集成到现有的封装类型，如2.5D或3D，扇出或多芯片模块（MCMs）。一些人可能会使用小芯片开发全新的体系结构。
所有的这些都取决于需求。UMC业务发展副总裁Walter Ng表示“这是一种架构方法。它是针对所需任务优化硅的解决方案和成本解决方案，所有这些都需要从性能，包括速度、功率和成本方面考虑，具体取决于我们采用的方法。”
还有一些不同的方法，例如，英特尔去年采用称为Foveros的小芯片方法，推出了3D CPU平台。该封装将10nm处理器内核与四个22nm处理器内核结合在一起。
AMD、Marvell和其他公司也已经开发了类似的芯片产品。通常，这些设计针对与当今2.5D封装技术相同的应用，例如AI和其他数据密集型工作负载。英特尔的Nagisetty表示：“中介层上的逻辑/内存可能是目前最常见的实现方式。在需要大量内存的高性能产品中，我们将看到使用基于小芯片的方法。”
但是，小芯片将不会占据主导地位。Nagisetty说：“设备的类型和数量正在不断增加。我认为并非所有产品都会采用基于小芯片的方法。在某些情况下，单片模具将是成本最低的选择。但是对于高性能产品，可以肯定地说，小芯片方法将成为一种规范，虽然这种技术还未成熟。”
英特尔和其他公司已准备就绪，可以开发相关产品。通常，要开发基于小芯片的产品，需要使用已知良好的裸片，EDA工具，die-to-die的互连技术以及制造技术。
“如果看看当今谁在进行基于小芯片的设计，它们往往是垂直集成的公司。他们拥有所有内部组件，”ASE的销售和业务开发高级总监Eelco Bergman说。“如果要把几块芯片‘缝合’在一起，则需要掌握有关每个芯片，其架构以及这些芯片上的物理和逻辑接口的大量详细信息。需要拥有能将不同芯片的共同设计联系在一起的EDA工具。”
并非所有公司都有内部组件，有一些是能够获得的，还有一些则还未准备好。当前面临的挑战是找到必要的零件并将其集成，这将花费时间和资源。
“小芯片现在似乎是最热门的话题。主要原因是由于边缘所需的应用和体系结构的多样性，”Veeco首席营销官Scott Kroeger说道。“如果正确使用，小芯片可以帮助解决这一问题。目前还有很多工作要做，主要的问题是如何才能将不同类型的芯片整合到一个设备中。”
要从哪里开始呢？对于许多设计服务公司而言，代工厂和OSAT可能是起点。一些代工厂不仅为代工，而且还提供各种封装服务，包括OSAT提供包装/组装服务。
一些公司已经在为小芯片时代做准备。例如，台积电正在开发一种称为集成芯片系统（SoIC）的技术，该技术可让小芯片为客户提供类似于3D的设计，台积电还拥有自己的die-to-die互连技术（Lipincon）。
其他代工厂和OSAT提供了各种高级封装类型，但它们并未开发自己的die-to-die互连方案。相反，代工厂和OSAT与正在开发第三方互连方案的各种组织合作，这项工作仍在进行中。
互连至关重要。Die-to-die的互连将一个裸片与另一个裸片封装在一起，每个裸片都包含一个带有物理接口的IP模块，具有公共接口的一个裸片可以通过短距离导线与另一个裸片进行通信。
许多公司开发了具有专有接口的互连，这意味着它们只可用于公司自己的设备。但是，为了扩大小芯片的采用范围，该行业需要使用开放接口进行互连，以使不同的芯片能够相互通信。
ASE的Bergman说：“如果业界希望朝着支持基于小芯片生态系统迈进，那将意味着不同的公司必须开始彼此共享芯片IP。对于这一障碍有一种解决的方案。用集成的标准接口替代共享芯片IP。”
为此，业界正在从DRAM业务中汲取经验。DRAM制造商使用标准接口DDR连接系统中的芯片。“ （使用此接口）我不需要知道存储设备设计本身的详细信息，我只需要知道接口的外观以及如何连接到我的芯片即可。” Bergman说。“当我们开始谈论小芯片时，情况也是如此。关于降低IP共享障碍的想法可以表达为：让我们朝着一些通用接口的方向努力，以便让我知道我的芯片和你的芯片如何在一个模块中连接在一起，类似于乐高的模块化方式。”
寻找标准接口
值得高兴的是，一些公司和组织正在开发开放的die-to-die的互连/接口技术。这些技术包括AIB、BoW、OpenHBI和XRS。每种技术都处于不同的发展阶段，没有一种技术可以满足所有需求，因此还有发展其他方案的空间。
由英特尔开发的高级接口总线（AIB）是一种die-to-die的接口方案，可在小芯片之间传输数据。这一方案有两个版本：AIB Base用于“更轻量级的应用”，而AIB Plus则用于更高的速度。
“ AIB没有指定最大时钟速率，且最小时钟速率非常低（50MHz）。AIB的带宽很高，每条线的典型数据速率为每秒2G。”英特尔研究科学家David Kehlet在白皮书中说。英特尔还拥有小型商业代工业务，以及重要的内部封装部门。
同时，光互联论坛正在开发一种称为CEI-112G-XSR的技术。XSR为超短距离和超短距离应用程序提供了每通道112Gbps的管芯到管芯连接。XSR连接MCM中的小芯片和光学引擎。应用包括AI和网络。XSR标准的最终版本有望在今年年底发布。
开放领域专用体系结构（ODSA）小组正在另外定义两个另外的管芯到管芯接口：电线束（BoW）和OpenHBI。BoW支持常规和高级软件包。Marvell的网络/汽车技术首席技术官Ramin Farjad在最近的演讲中说道：“最初的目标是提供一个通用的die-to-die接口，该接口可用于多种封装解决方案。”
BoW仍在研发中，有终止和未终止两种版本。BoW的芯片吞吐量为0.1Tbps / mm（简单接口）或1Tbps / mm（高级接口），功率效率小于1.0pJ / bit。
同时，Xilinx提出，OpenHBI是一种源自高带宽存储器（HBM）的die-to-die互连/接口技术。HBM本身用于高端封装。在HBM中，DRAM裸片堆叠在一起，从而在系统中实现了更多的内存带宽。物理层接口在DRAM堆栈和封装中的SoC之间路由信号。该接口基于JEDEC标准。
OpenHBI是类似的概念 。不同之处在于，该接口在封装中提供了从一个小芯片到另一个小芯片的连接。它支持中介层，扇出和小间距有机基板。
Xilinx的首席架构师Kenneth Ma在最近的演讲中说：“我们正在尝试使用经过验证的JEDEC HBM标准。尝试使用现有且成熟的PHY技术，并可以进一步优化它们。”
OpenHBI规范具有4Gbps的数据速率，10ns的延迟以及0.7-1.0pJ /位的功率效率，总带宽为4,096Gbps。草案定于年底发布。下一个版本OpenHBI3也在研发中，它要求6.4Gbps和10Gbps的数据速率以及小于3.6ns的延迟。
最终，客户将可以选择几种die-to-die的互连/接口选项，但这并不能解决所有问题。来自不同公司的小芯片的互操作性仍处于起步阶段。互操作性方面确实存在挑战，这也就是为什么我们还没有看到很多可互操作的小芯片的原因”，英特尔的Nagisetty说。“还有商业模式的问题。当我们能从初创公司获得芯片时，如何做好风险管理？例如，如果那些管芯在封装或者其他步骤之后失效，该风险管理的模式应该是怎么样的。有很多复杂性和供应链管理。它要求供应链的复杂程度再上一个全新的台阶。”
考虑到这些问题，一些客户可能认为，从长远来看，小芯片是不值得的。相反，客户最终可能会使用OSAT或代工厂开发更传统的高级封装。Amkor研发副总裁Ron Huemoeller说：“封装行业中，许多人最终可能会遵循我们的道路，因为它在封装重新集成方面更加简单。”
“die-to-die的总线类型通常由我们的客户定义，而不是由Amkor或OSAT规定。可用的接口（如AIB和电线束（BoW））不断努力，使通用规范可用于die-to-die接口，从而有助于总体上实现小芯片市场。客户可以选择使用开放标准或保留专有接口。目前，我们从客户群中看到两种方法的混合。” Huemoeller说。
“值得注意的是，die-to-die的接口涵盖两大类，从单端宽带总线（如HBM数据总线）到具有很少物理线但线速更高的串行化接口。在所有情况下都要考虑性能的权衡，包括延时、功耗和物理线路数，这会影响封装技术的选择。从封装的角度来看，总线类型和物理线密度将驱动选择哪种封装解决方案。通常选择具有较高线密度的模块类型（2.5D或基板上的高密度扇出）或选择经典高密度封装基板上的MCM。”
设计问题
ODSA为了解决其中的许多问题，正在开发一个名为Chiplet Design Exchange（CDX）的芯片市场。“ CDX的目的是建立开放格式，以确保保密信息的安全交换。它还将具有参考工作流，这些工作流将展示原型的信息流。” OSDA的子项目负责人Bapi Vinnakota说。“ CDX吸引了众多公司的广泛参与，EDA供应商、OSAT、设计服务公司、小芯片供应商和分销商等。CDX已经进行了有关小芯片功率估计和测试的研究。它正在建立小芯片目录，并将开发包装原型。”
CDX的时间安排尚不清楚。同时，客户需要EDA工具来设计支持小芯片的产品。这些工具可用于高级封装和小芯片技术，但仍然存在一些差距。
对于小芯片，它需要一种共同设计的方法。Cadence产品管理部门主管John Park表示：“采用基于小芯片的分解设计方法需要IC、封装和电路板相关的功能。”过渡到基于芯片的方法给芯片设计人员和封装设计人员都带来了新的挑战。对于封装设计师来说，进行硅基板的布局和验证提出了新的挑战。布局、原理图和智能金属平衡之类的要求对于IC设计人员来说是司空见惯的，但是对于许多封装设计人员来说，这些都是新概念。”
幸运的是，EDA供应商提供了跨平台工具。即使如此，仍然存在一些挑战。“例如，当从设计单个设备到设计和/或与多个设备集成时，定义和管理顶级连接性的要求变得至关重要，” Park说。“测试是在3D堆栈中设计多个小芯片时发生重大变化的另一个领域。例如，如何在堆栈顶部测试可能与外界没有任何联系的小芯片？”
还有一些其他的问题。西门子业务部门Mentor产品管理总监John Ferguson表示：“为了实现良好的规模经济，我们希望小芯片可以轻松地在许多不同的封装中重复使用。但是这需要一些严格的文件，且无论是在整个行业，整个过程还是整个公司范围内都遵守得公认的标准。没有它，每个设计都将继续是一个耗时，麻烦且昂贵的定制项目。”
但也仍然存在一些问题。例如，对于ODSA的BoW和OpenHBI接口，几乎没有设计支持。为此，ODSA正在开发参考设计和工作流程。
为ODSA的开发设计支持似乎不是问题。Ferguson说：“对于物理验证，没有出现任何重大困难，甚至是工具增强。在确定了要求和标准之后，将仅仅是将它们作为规则约束适当地实施到典型DRC或LVS牌组中的问题。”
制造小芯片
在开发设计之后，在晶圆厂代工，然后进行测试。该测试单元由自动测试设备（ATE）、探针和带有细针的探针卡组成，该探针具有为晶片设计的自定义图案。
探测器拿出一块晶圆，并将其放在卡盘上。它将探针卡与芯片上的引线键合垫或微小凸点对齐。ATE对芯片进行电气测试。
FormFactor的高级副总裁Amy Leong表示：“测试和探测小芯片面临着巨大的技术和成本挑战。“新的技术挑战是需要大大减少包装凸点间距和尺寸。微凸点可小至25μm或以下。此外，微凸点图案的密度是等效的单片器件的2-4倍。因此，在300mm晶圆上探测如此小的特征所需的瞄准精度等同于将钉头定位在足球场上。”
测试每个微凸点通常成本高昂且不切实际。“成本挑战是如何智能地执行KGD并以合理的成本提供足够好的测试覆盖率。测试设计，内置自测试或测试流程优化是实现经济可行的测试策略的重要工具。” Leong说。
最终，将芯片切成小方块。在封装中，管芯堆叠并通过微型凸块连接，微型凸块可在不同芯片之间提供小型而快速的电气连接。
使用晶片键合机键合管芯是一个缓慢的过程，且存在一些限制。最先进的微型凸点间距为40μm。如果使用当今的键合机，业界可以将凸点间距缩放到10μm或20μm左右。
业界需要一种新技术，即铜混合键合。为此，使用介电对介电键合键合芯片或晶片，然后进行金属对金属连接。对于芯片堆叠，混合键合具有挑战性，这就是为什么它仍处于研发阶段。
还有另一个问题。在多晶粒封装中，一个不良晶粒会导致整个封装失效。CyberOptics的工程经理John Hoffman表示：“小芯片方法或各种异构集成方法都涉及复杂性，这驱使人们需要对高产量和长期可靠性进行有效检查。”
结论
显然，小芯片发展面临一些挑战，但该技术也十分必要。使用芯片缩放，单片芯片就可以保留了，但很少有公司能支付得起高级节点。
业界需要有不同的选择，传统的解决方案有时无法满足这些选择，小芯片却提供了各种可能性和潜在的解决方案。
本文参考资料：
雷锋网注：封面图片来自AMD官网，其他配图来自Intel
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